Verilog 之 generate语句块用法一、generate-for-复制模块二、generate-if-判断模块三、generate-case-判断模块
文章目录一、generate-for genvar与generate是Verilog 2001才有的，功能非常强大，可以配合条件语句、分支语句等做一些有规律的例化或者赋值等操作，对于提高简洁代码很有帮助，同时也减少了人为的影响。 generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括assign连续赋值语句、always语句、initial语句、模块实例引用的语句、门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模
