verilog描述锁存器和触发器
1。门口D锁存器代码：module D_latch(clk,D,Q); input clk,D; output reg Q; always @(clk,D) //注：这里的敏感信号为clk和D，因为D也引起Q的变化。当clk为高点评时，D的变化也引起输出Q的变化。 if(clk==1) Q=D;endmodule2.D触发器代码：module D_flipflop(clk,D,Q); //触发器的英文为flipflop. input clk,D
