Verilog中时序逻辑、组合逻辑以及状态机设计时序逻辑电路与组合逻辑电路的区别 分段式状态机设计
初涉Verilog，在学习过程中希望通过CSDN平台记录自己学习的过程，同时分享相关知识。文中如有差错希望读者谅解并请指出。时序逻辑电路与组合逻辑电路的区别时序逻辑电路中，输出不仅与输入有关，还与之前的状态有关。组合逻辑电路中，输出与输入有关，与之前的状态无关。在设计的过程中，为了便于维护和理解，一般将状态控制和数据输出分开设计。状态控制由当前状态与输入（如果有）确定即将跳转的下一状态。可见这部分逻辑与之前状态有关，故使用时...
