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verilog 任意序列检测(python自动生成模板代码+dot状态转换图)任意序列检测器

verilog 任意序列检测(python自动生成模板代码+dot状态转换图)任意序列检测器

文章目录任意序列检测器简介用python自动生成verilog任意序列检测器代码与状态转换图任意序列检测器简介上一节（链接见1）我们讲了如何生成一个m序列。m序列作为伪随机数发生器，自然可以设计一个与之配套的任意序列检测器。其思路为使用有限状态机，一旦序列与对应的模式序列相匹配，则状态加一，否则状态将会下降（具体如何下降此处不予赘述，详请复习《数字电路》）。当状态满了就会输出1，表示检测到对应的模式序列。对于任意序列检测器，有着许多细节而琐碎的问题。例如如何进行状态化简（使用最少的D触发器）、检
Verilog 2023-05-25

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