Verilog 常用命令及一些注意（持续更新）Verilog 常用命令及一些总结1.编译生成二进制文件2.仿真3.Makefile文件4.清除编译后文件5.一些区别参考资料
Verilog 常用命令及一些总结1.编译生成二进制文件$vcs source_file[compile_time_options]compile_time_options：-debug ：启用UCLI命令和DVE-debug_all ：启用UCLI命令和DVE，也使线路步进-timescale=t1/t2：指明时间精度,t1,t2自己定义-l filename ：用于写编译信息，大型项目中经常使用，如 -l compile.log-sverilog ：允许在Acce
