【芯片前端】关于set_input_delay/set_output_delay慢信号约束到快时钟的思考前言错约的后果
继续学习sdc的配置知识，这次思考的缘由是在写上一篇 【芯片前端】sdc学习日常——端口delay的正向设置与反向设置 中，写了这样一句话“还有一种方式，是把约束更恶劣的设置放在下面写，这样即使sigx被约束了两次，也会按更恶劣的配置进去。我理解更恶劣的应该是慢时钟的设置”。但事实上写这句话时，我是非常困惑的，因为这和我之前工作里项目里的经验不一样的。我记得很清楚，之前的要求是把快时钟port的约束放在后面，这样当一个信号误被约束在两个port中时，令其约束在快时钟域的set_input_del
