clk为什么要用posedge，而不用negedge呢？（转）
一般情况下，系统中统一用posedge，避免用negedge，降低设计的复杂度，可以减少出错。在ModelSim仿真中，时钟是很严格的，但是在真实的晶振所产生的clock却是不严格的，比如高电平和低电平的时间跨度不一样，甚至非周期性的微小波动。如果只使用posedge，则整个系统的节拍都按照clock上升延对齐，如果用到了negedge，则系统的节拍没有统一到一个点上。上升延到上升延肯...
