EDA数字钟设计（verilog）——计时模块
这个模块集合大部分的功能，通过开关的复用实现显示学号，清零，正常示数，校时校分四个功能，并且确定了几个开关之间的优先级顺序，，防止出现逻辑上的问题，而且巧妙的利用3600秒小时加一的关系减小了if嵌套的复杂性，程序代码如下：module jishi(clk_1Hz,second,minute,hour,hour_swh,min_swh,swh,baochi_swh);inp...
