基础篇-verilog-按位与和逻辑与
//逻辑与wire [3:0] a=4’b0101；wire [3:0] b=4’b1110;c=a && b；//c=1逻辑与&&表示的是交集，2个条件同时成立，结果才为真wire [3:0] a=4’b0101；wire [3:0] b=4’b0000;c=a &
