Verilog描述语言程序基本结构
Verilog HDL硬件描述语言程序基本结构Verilog HDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间进行外部访问设计，包括模拟的具体控制和运行。Verilog语言程序的模块Verilog语言的基本描述单位是模块，以模块集合的形式来描述数字系统。其中每一个模块都有接口部分，用来描述与其他模块之间的连
