调皮铃铛

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clk为什么要用posedge，而不用negedge

clk为什么要用posedge，而不用negedge

Verilog中典型的counter逻辑是这样的：always@(posedge clk or negedge reset) begin    if(reset == 1'b0)        reg_inst1     else if(clk == 1'b1)        reg_inst1     else        reg_inst1 endclk为什么要用posedge，而不用negedge呢？请教丹内先生，答案如下： 一般情况下，系统中统一用posedge，避免用negedge，
FPGA verilog 2023-05-15

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