assign 组合逻辑和always@(*)组合逻辑的区别
verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有：1. 被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。2. 另外一个区别则是更细微的差别：举个例子,wire a;reg b;assign a = 1'b0;...
