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EDA/Verilog期末考试复习资料文章目录(一)半加器(二)作业题：半减器(三)全加器(四)作业题：全减器(五)作业题：举重裁判电路(六)作业题：一个电路有32位输入，该电路输出输入端口1的个数(七)含异步清0和同步使能控制的D触发器(八)含同步清0的D触发器(九)含同步清0的D触发器例题（考试考同步）(十)作业题：用verilog实现上面的D触发器电路(十一)16进制计数器(十二)作业题：60进制计数器(十三)作业题：设计一个2分频的分频器(十四)作业题：用Verilog描述下列状态机(十

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笔记 2023-05-15

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