Verilog代码规范（一）代码规范（一）
代码规范很多都是team的统一要求，有些并非是强制，team内遵循某个约定，以方便阅读、管理。代码规范的好处：方便他人阅读，交流和理解；以及后期的继承和维护； 方便自己阅读，修改和管理； 有效减少从设计，仿真和综合的迭代时间和迭代次数； 良好的代码风格和代码规范，让design变得愉快，相反，会很痛苦；（亲生子和继子） 信号命名 模块格式 时钟 复位 assign语句 if语句 case语句 加default值可预防la
