关于 状态机中的组合逻辑
最近产生一个问题：在 modelsim中， 逻辑仿真完全ok。把某些信号加上 mark_debug， 运行ok。但是正常情况下，工作就不正常。在状态机的某个状态有个警告。后来查了下：在 moore状态机中， 会用到组合逻辑，很容易产生 产生 latches.在 vivado 中会产生一个警告： [Synth 8-327] inferring latch for
坚强小甜瓜
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