#VERDI# 关于使用Verdi 查看NBA 仿真调度的方法

57 阅读 0 评论 38 点赞

我是靠谱客的博主畅快学姐，最近开发中收集的这篇文章主要介绍#VERDI# 关于使用Verdi 查看NBA 仿真调度的方法，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

在学习和使用 Verilog 的过程中，难免会碰到需要深入理解仿真器调度的问题。今天这篇聊聊使用 Verdi 去分析 NBA Delay 的问题。

NBA 就是 NonBlocking Assignment，非阻塞赋值的缩写。它通常用来描述一个用时钟沿触发的寄存器。在 Verilog 普及早期，人们通常会在 NBA 的<= 之后加个单位延时#1来解决早期仿真器行为不一致的问题。

所谓习惯成自然，NBA Unit Delay 在某些设计中一直沿用下来，那么如何去理解这个延时的作用呢？SNUG 上的知名作者 Clifford E. Cummings 在 2002 年有篇文章阐述的挺详细，感兴趣的朋友可以搜来研究，不再赘述。（点击文末阅读原文可以下载PDF）

下面给出一些代码片断，同样感兴趣的朋友可以自己完善并用 VCS 仿真生成波形，然后用 Verdi 打开。

首先创建三个时钟，注意两个二分频时钟的创建方式不同。

  always #(10/2) clk = ~clk;// T = 10ns
  always #(20/2) clk_div2_direct = ~clk_div2_direct; // T = 20ns
  
  always @ ( posedge clk or negedge rst_n ) begin // T = 20ns
    if ( ~ rst_n ) begin
      clk_div2  <= 1'b0;
    end
    else begin
      clk_div2  <= ~clk_div2;
    end
  end

然后用 clk 触发一个不停翻转的寄存器 d1，再分别用两个二分频时钟去采样，保存在 d5 和 d6 中。

  always @ ( posedge clk or negedge rst_n ) begin
    if ( ~ rst_n ) begin
      d1  <= 1'b0;
    end
    else begin
      d1  <= ~d1;
    end
  end
  
  always @ ( posedge clk_div2 or negedge rst_n ) begin
    if ( ~ rst_n ) begin
      d5 <= 1'b0;
    end
    else begin
      d5 <= d1;
    end
  end

  always @ ( posedge clk_div2_direct or negedge rst_n ) begin
    if ( ~ rst_n ) begin
      d6 <= 1'b0;
    end
    else begin
      d6 <= d1;
    end
  end

用 VCS 仿真的时候，加上编译时选项+fsdb+region和运行时选项+fsdb+delta。

然后用 Verdi 打开生成的 fsdb 波形。正常的话，可以看到 d5 和 d6 的波形是完全不同的，一个是常0，一个是常1。