概述
本人总结了一周的verilog编程中常遇到的一些问题，供自己避免下次再犯。
- {}表示信号的拼接，其中不能再有条件语句，同时其中也不可包含parameter，可以包含define过的文本
- 9’b0这类声明方式不可采用（）的算式得到结果，必须是个确定的数字
最后
以上就是孝顺绿茶为你收集整理的Verilog 编写注意事项的全部内容，希望文章能够帮你解决Verilog 编写注意事项所遇到的程序开发问题。
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