本人总结了一周的verilog编程中常遇到的一些问题，供自己避免下次再犯。
- {}表示信号的拼接，其中不能再有条件语句，同时其中也不可包含parameter，可以包含define过的文本
- 9’b0这类声明方式不可采用（）的算式得到结果，必须是个确定的数字
最后
以上就是孝顺绿茶最近收集整理的关于Verilog 编写注意事项的全部内容，更多相关Verilog内容请搜索靠谱客的其他文章。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
本人总结了一周的verilog编程中常遇到的一些问题，供自己避免下次再犯。
以上就是孝顺绿茶最近收集整理的关于Verilog 编写注意事项的全部内容，更多相关Verilog内容请搜索靠谱客的其他文章。
![[SV]SystemVerilog中int和integer區別 SystemVerilog中int和integer區別](/uploads/reation/bcimg4.png)
发表评论 取消回复