概述
以下一段代码在verdi中编译报出如题错误信息
genvar i;
generate
for(i=0; i<step; i=i+1) begin:fiford
assign rdata[i] = mem[raddr+i];
end
endgenerate
从语法看没有任何问题。
原因是rdata原来是在always中被赋值的，后来才改为assign赋值，定义没有从reg改为wire所导致。
最后
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