对于verilog基础知识，这里做简单的介绍，对于已经熟悉verilog语言的读者可以省略不看此部分。
verilog相关基础知识
part one 语法基础
电平：
高电平 ：1
低电平 ：0
电平未知：X
高阻态 ：Z
进制：
二进制 ：b
八进制 ：o
十进制 ：d
十六进制： h
' 的概念：
举例：
二进制 4’b0101 4位二进制为 0101
十进制 4’d2 4位十进制为 0010
十六进制 4’ha 4位十六进制为1010
_的概念：
目的：增加程序的可读性。
举例：(_不被编译器编译)
16’b0101_0011_1010_0101=16’h53a5
标识符：
类似
最后
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