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课件

本课件与。。。

数字信号—在时间上和数值上均是离散的信号。

晶体管工作状态：
模拟电路：工作在线性放大区
数字电路：工作在饱和区、截止区

（# 注：8、9章课件缺失）
主要教材及参考书

阎石主编《数字电子技术基础．第五版》 高等教育出版社

《 电子技术基础（数字部分）》第五版 康华光 主编

王毓银主编《数字电路逻辑设计．第三版》．高等教育出版社

蔡惟铮主编《基础电子技术》《集成电子技术》高等教育出版社

电子工程手册编委会等编．
中外集成电路简明速查手册-TTL、CMOS．电子工业出版社

王金明,杨吉斌编．《数字系统设计与VerliogHDL 》
电子工业出版社

第一章 数制和码制

1、十进制 D(Decimal)
2、二进制 B(Binary)
3、八进制 O(Octal)
4、十六进制 H(Hexadecimal)

正数的补码和它的原码相同
负数的补码 = 数值位逐位求反(反码) + 1 （包括符号位）

1、十进制代码
·8421码（BCD 码）：是恒权代码。
·余3码：数值比它所表示的十进制数码多3， 0和9，1和8，2和7，3和6，4和5互为反码，不是恒权代码。
·2421码：0和9，1和8，2和7，3和6，4和5互为反码，是恒权代码。
·5211码：是恒权代码。
·余3循环码：变权代码，特点是相邻的两个代码之间仅有一位的状态不同。
2、格雷码：又称循环码，特点是相邻两个代码之间只有
一位发生变化。在代码转换过程中不会产生过渡“噪声”。
3、美国信息交换标准代码（ASCII）。

（# 余3循环码 就是 格雷码后退三位）

（#
格雷码的编码过程：
理解方式1：初始，最后一位先0后1，此时产生两个编码了，最低位的状态遍历完毕，然后将次高位置1，低位重复上述过程
理解方式2：初始为0，然后优先变换最后一位（若以前未出现过）
）

内容小结
1、模拟信号：物理量的变化在时间和数量上是连续的。
2、数字信号：物理量的变化在时间和数量上是离散的。
3、数制：多位数码中每一位的构成方法以及从低位到高位的进位规则。
4、代码：用来表示不同的事物或事物的不同状态。
5、码制：编制代码的规则。

第二章 逻辑代数基础

在逻辑代数中，有与、或、非三种基本的逻辑运算。
逻辑运算的描述方式:逻辑代数表达式、真值表、逻辑图、卡诺图、波形图和硬件描述语言（HDL) 等

（# 用卡诺图可解出）

(反演律即摩根定律)

应用反演定理应注意两点：
1、保持原来的运算优先顺序，即如果在原函数表达式中，AB之间先运算，再和其它变量进行运算， 那么非函数的表达式中，仍然是AB之间先运算。
2、不属于单个变量上的反号应保留不变。

（可用于证 (A+B)(A+C) = A+BC）

最小项的编号：反0正1

最小项的性质：
①任意一个最小项，只有一组变量取值使其值为1。
②任意两个不同的最小项的乘积必为0。
③全部最小项的和必为1。
两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子。
------相邻：仅一个变量不同的最小项

任何一个逻辑函数都可以表示成唯一的一组最小项之和，称为标准与或表达式，也称为最小项表达式。
对于不是最小项表达式的与或表达式，可利用公式A＋A′＝1 和A(B+C)＝AB＋AC来配项展开成最小项表达式。

最大项的编号：反1正0

最大项的性质
在输入变量任一取值下，有且仅有一个最大项的值为0；
全体最大项之积为0；
任何两个最大项之和为1；
只有一个变量不同的两个最大项的乘积等于各相同变量之和。
（# 可利用公式AA′＝0 和A + 0 = A 和A + BC = (A + B)(A + C)来配项展开成最小项表达式。）


(# “全与”)

(# “全或”)

卡诺图化简法
逻辑函数的卡诺图表示法

实质：将逻辑函数的最小项之和的以图形的方式表示出来

以2^n个小方块分别代表 n 变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。
逻辑相邻项：仅有一个变量不同其余变量均相同的两个最小项，称为逻辑相邻项。

已经不能直观地用平面上的几何相邻表示逻辑相邻，以中轴左右对称的最小项也是相邻的
因此，超过4个变量后，卡诺图失去直观性的优点，一般不用这种方法表示，化简函数

（# @格雷码）

化简规则：能够合并在一起的最小项是2^n 个（画矩形圈）。
2^n个最小项合并，消去n个变量；

逻辑函数化简小结
逻辑函数的化简有公式法和图形法等。公式法是利用逻辑代数的公式、定理和规则来对逻辑函数化简，这种方法适用于各种复杂的逻辑函数，但需要熟练地运用公式和定理，且具有一定的运算技巧。图形法就是利用函数的卡诺图来对逻辑函数化简，这种方法简单直观，容易掌握，但变量太多时卡诺图太复杂，图形法已不适用。在对逻辑函数化简时，充分利用无关项可以得到十分简单的结果。

第三章 门电路

3.1 概述
正逻辑：高电平表示1，低电平表示0
负逻辑：高电平表示0，低电平表示1
获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。

3.2半导体二极管门电路（# 及开关）

二极管：

反向恢复时间即存储电荷消失所需要的时间，它远大于正向导通所需要的时间。这就是说，二极管的开通时间是很短的，它对开关速度的影响很小，以致可以忽略不计。
因此，影响二极管的开关时间主要是反向恢复时间，而不是开通时间。

二极管构成的门电路的缺点
· 电平有偏移 （# 大抵是因为二极管正向压降罢）
· 带负载能力差（因为没有放大器驱动，而且还有一个下拉电阻。 ）
------- > 只用于IC内部电路

3.3 CMOS门电路（# 及开关）
3.3.1MOS管的开关特性

MOS管的输入、输出特性
对于共源极接法的电路，栅极和衬底之间被二氧化硅绝缘层隔离，所以栅极电流为零。

用途：做压控线性电阻和无触点的、闭合状态的电子开关。

3.3.2 CMOS反相器的电路结构和工作原理

当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管(意为互补)。
静态下，无论vI是高电平还是低电平，T1、T2总有一个截止，因此CMOS反相器的静态功耗极小。
（vI=0，TN截止TP导通；vI=1，TN导通TP截止；）

结论：可以通过提高VDD来提高噪声容限
噪声容限－－衡量门电路的抗干扰能力。噪声容限越大，表明电路抗干扰能力越强。

CMOS反相器的静态输入输出特性

CMOS反相器的动态特性

1. 传输延迟时间
2. 交流噪声容限：噪声电压作用时间越短、电源电压越高，交流噪声容限越大。
3. 动态功耗：反相器从一种稳定状态突然变到另一种稳定状态的过程中，将产生附加的功耗，即为动态功耗。
   动态功耗包括：负载电容充放电所消耗的功率PC和PMOS、NMOS同时导通所消耗的瞬时导通功耗PT。
   在工作频率较高的情况下，CMOS反相器的动态功耗要比静态功耗大得多，静态功耗可忽略不计。

其他类型的CMOS门电路

带缓冲极的CMOS门：
或非门 + 缓冲器 => 与非门
Y = ((A’ + B’)‘)’ = (A * B)’
带缓冲级的门电路其输出电阻、输出高、低电平以电压传输特性将不受输入端状态的影响。电压传输特性的转折区也变得更陡。

漏极开路输出门电路（OD门）：
为什么需要OD门？普通与非门输出不能直接连在一起实现“线与”！（会产生一个很大的电流）

n是并联OD门的数目，m是负载门电路高电平输入电流的数目。m′是负载门电路低电平输入电流的数目。在负载门为CMOS门电路的情况下，m和m′相等。

CMOS传输门：

三态门

三态门有三种状态:高电平、低电平、高阻态。

CMOS电路的优点

1. 静态功耗小。
2. 允许电源电压范围宽(3~18V）。
3. 驱动负载能力强，噪声容限大。

CMOS电路的正确使用

1. 输入电路的静电保护
   CMOS电路的输入端设置了保护电路，给使用者带来很大方便。但是，这种保护还是有限的。由于CMOS电路的输入阻抗高，极易产生感应较高的静电电压，从而击穿MOS管栅极极薄的绝缘层，造成器件的永久损坏。为避免静电损坏，应注意以下几点：
   CMOS电路的正确使用
   （1）所有与CMOS电路直接接触的工具、仪表等必须可靠接地。
   （2）存储和运输CMOS电路，最好采用金属屏蔽层做包装材料。
2. 多余的输入端不能悬空。
   输入端悬空极易产生感应较高的静电电压，造成器件的永久损坏。对多余的输入端，可以按功能要求接电源或接地，或者与其它输入端并联使用。
3. 输入电路需过流

3.5 TTL门电路

动态开关特性
从二极管已知，PN结存在电容效应。
在饱和与截止两个状态之间转换时，iC的变化将滞后于VI，则VO的变化也滞后于VI。

BJT的开关时间：是指BJT管由截止到饱和导通或者由饱和导通到截止所需要的时间。

三极管反相器
三极管的基本开关电路就是非门
实际应用中，为保证VI=VIL时T可靠截止，常在输入接入负压。

TTL反相器

可见，无论输入如何，T4和T5总是一管导通而另一管截止。这种推拉式工作方式，带负载能力很强。

（AB:截止区 BC:线性区 CD:转折区 DE:饱和区）

（# 课件结束）

第四章 组合逻辑电路

数字电路{
组合逻辑电路{ 任一时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。 }
时序逻辑电路{ 任一时刻的输出不仅取决于现时的输入，而且还与电路原来状态有关。 }
}

组合逻辑电路在电路结构上不包含存储单元，仅仅是由各种门电路组成。

§4.3.1 编码器
编码：用二进制代码来表示某一信息（文字、数字、符号）的过程。
实现编码操作的电路称为编码器。

1. 二进制编码器
   普通编码器
   输入端：2^n
   输出端：n
   任何时刻只允许输入一个编码信号，否则输出将发生混乱。
   ·
   优先编码器
   在优先编码器电路中，允许同时输入两个以上编码信号。编码时只对优先权最高的进行编码。

2. 二－十进制编码器
   输入端10 个，输出端4个，也称10线－4线编码器。
   

§4.3.2 译码器
译码：将二进制代码翻译成对应的输出信号的过程.译码是编码的逆过程.
实现译码操作的电路称为译码器。
常用的译码器有:二进制译码器、二－十进制译码器、显示译码器三类。

1. 二进制译码器
   输入端：n 输出端：2^n
   二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。

2. 二－十进制译码器
   二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。

3. 显示译码器
   用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。

灭零输入 RBI‘ ： 当之为零，会隐藏输出的0
灭灯输入/灭零输出 BI’/RBO’：灭灯输入控制端：无论输入状态是什么，数码管熄灭。灭零输出端：当输入为零且被灭零时，给出低电平

§4.3.3 数据分配器与数据选择器

1. 数据分配器
   定义：将公共数据线上的信号根据需要送到多个不同通道上去的逻辑电路。
   输入端:1个
   输出端:2^n个（n位通道选择信号）

2. 数据选择器
   定义：根据需要将多路信号中选择一路送到公共
   数据线上的逻辑电路(又称多路开关)
   输入端：2^n个（n位通道选择信号）
   输出端：1个

用数据选择器设计组合逻辑电路
n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数

求Di的方法：

数据分配器和数据选择器一起构成数据分时传送系统

§4.3.4 加法器
加法运算的基本规则：
（1）逢二进一。
（2）最低位是两个数最低位的相加，不需考虑进位。
（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。
（4）任何位相加都产生两个结果：本位和、向高位的进位。

半加器：半加运算不考虑从低位来的进位
A—加数;B—被加数;S—本位和;Co—进位。

全加器：相加过程中，既考虑加数、被加数又考虑低位的进位。
A—加数；B—被加数；Ci—低位的进位；S—本位和；Co—进位。


全减器
A—被减数；B—减数；C—低位的借位；D—本位差；J—向高位的借位。

§4.3.5 数值比较器
定义：对两数A、B（可以是一位，也可是多位）进行大小比较的逻辑电路。比较的结果有A>B、A<B、A=B三种结果。

4.4 组合逻辑电路中的竞争－冒险现象
在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。

三. 检查竞争－冒险的方法
只要输出端的逻辑函数在一定条件下能简化成
Y = A + A’ 或 Y = A * A‘
则可出现竞争－冒险现象。

四. 消除竞争－冒险的方法
１．接入滤波电容
２．引入选通脉冲
３．修改逻辑设计（增加冗余项）

第五章 触发器

一. 重点掌握的内容：
1.触发器的特点，现态和次态的概念．触发器逻辑功能的表示方法。
2.触发器四种结构形式及其动作特点。
3.触发器在逻辑功能上的四种主要类型，及其各自的功能特点和逻辑功能表示形式。
二. 一般掌握的内容：
1.触发器的电路结构形式和逻辑功能的关系
2.常用集成电路触发器逻辑符号、功能特点以及异步置位、复位端的作用。

5.1 概述

一、触发器
１.概念：
能够存储１位二值信号的基本单元电路。
２.特点：
（１）有两个稳定的状态：０和１。
（２）在适当输入信号作用下，可从一种状态翻转到另一种状态； 在输入信号取消后，能将获得的新状态保存下来。

二、触发器的现态和次态
现态：Ｑ 次态：Ｑ*

三、触发器逻辑功能描述方法
功能表（特性表）、特性方程、状态图、波形图

四、触发器分类
按结构：SR锁存器、电平触发的触发器、脉冲触发的触发器、边沿触发触发器
按逻辑功能：SR触发器、JK触发器、D触发器、T和T′触发器

5.2 触发器的电路结构与动作特点
一、SR锁存器（基本RS触发器）(SR latch)

(#
S R
0 0 keep
0 1 reset
1 0 set
1 1 X
#)
(# S=R=0时，Q的状态不稳定，取决于谁先变为0)

基本RS触发器动作特点:
输入信号在全部作用时间内都直接改变输出端Q和Q′的状态。

二、电平触发的触发（同步触发器）

1. 电平触发SR触发器
   
   
   
   电平触发方式的动作特点:在 CLK＝1期间，输入信号的变化都直接改变输出端Q和Q′的状态;CLK=0期间输出状态保持不变。

2. D锁存器
   

三、脉冲触发的触发器（主从触发器）

1. 主从SR触发器
   
   
   
   （# 相当于上升沿改变“主”，下降沿改变“从”）

2. 主从JK触发器
   
   J=1 K=0时，CLK＝1期间主触发器置1；CLK下降沿到达时，从触发器置1，Q*=1。
   J=0 K=1时，CLK＝1期间主触发器置0；CLK下降沿到达时，从触发器0，Q*=0。
   J=0 K=0时，触发器保持原来状态不变，Q*=Q。
   J=1 K=1时，Q=0,G7 输出0，主触发器置1，CLK↓,Q*=1；Q=1,G8 输出0，主触发器置0，CLK↓,Q*=0。(Q*=Q)
   
   具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系。

脉冲触发方式的动作特点:
（1）触发器翻转分两步动作：第一步，在CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变；第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，输出端Q和Q′的状态改变发生在CLK下降沿。
（2）在CLK=1的全部时间里输入信号都将对主触发器起控制作用。

一次变化现象：
在Q=0时，J端出现正向干扰，在Q=1时，K端出现正向干扰，触发器的状态只能根据输入端的信号（正向干扰信号）改变一次的现象称为一次变化现象。(# 结合真值表来理解)
一次变化现象降低了主从JK触发器的抗干扰能力。
主从JK触发器在使用时要求J、K信号在CLK上升沿前加入，CLK=1期间保持不变，CLK下降沿时触发器状态发生改变。(# 所谓主从JK触发器的一次翻转现象是在CLK=1期间，不论输入信号J、K变化多少次，主触发器能且仅能翻转一次。)

5.5 边沿触发的触发器
为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。
----->
用CMOS传输门的边沿触发器
维持阻塞触发器
用门电路tpd的边沿触发器

四、边沿触发的触发器

利用CMOS传输门的边沿触发器

2.维持阻塞边沿触发器
3.利用传输延迟时间的边沿触发器

边沿触发器动作特点:
触发器的次态仅仅取决于时钟信号的上升沿（下降沿）到达时输入的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出的状态没有影响。

边沿触发器有效地提高了触发器的抗干扰能力，因而也提高了电路的工作可靠性。

5.6 触发器的逻辑功能及其描述方法
一、触发器按逻辑功能的分类
按逻辑功能可分为：SR触发器、T和T’触发器、JK触发器、D触发器


（# SR增强版？）

（# toggle触发器？）

（# 跟随器？）

第六章 时序逻辑电路

§ 6.1 概述
逻辑电路{
组合逻辑电路：现时的输出仅取决于现时的输入 <–>门电路
时序逻辑电路：除与现时输入有关外还与原状态有关 <–>触发器
}

一、时序逻辑电路的特点

1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。（例：串行加法器）
2. 电路结构上：①包含存储电路和组合电路②存储器状态和输入变量共同决定输出

时序逻辑电路有两个特点
第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成；
第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。

三、时序电路的分类

1. 同步时序电路与异步时序电路
   同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻
   异步：没有统一的clk,触发器状态的变化有先有后
2. Mealy型和Moore型
   Mealy型： Y = F(X, Q) 与X，Q有关
   Moore型：Y = F(Q) 仅取决于电路状态

时序电路按输出信号的特点：{
米利（Mealy）型时序电路
穆尔(Moore)型时序电路
}




四、时序图


循环状态之外的状态在时钟信号的作用下，都能进入状态转换图中的循环状态之中，具有这种特点的时序电路叫做能自启动的时序电路。

§6.3 若干常用时序逻辑电路
§6.3.1 寄存器和移位寄存器
一、寄存器
二、移位寄存器
所谓“移位”，就是将寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种。

6.3.2 计数器
计数器是用来记忆输入脉冲个数的逻辑部件。
计数器的分类
按工作方式分：同步计数器和异步计数器。
按功能分：加法计数器、减法计数器和可逆计数器。
按数字的编码方式分：二进制计数器、十进制计数器、二－十进制计数器、循环码计数器等。
按计数器的计数容量来分：七进制计数器、十进制计数器、六十进制计数器等等。

1. 同步二进制计数器
   
   ①同步二进制计数器-----741
   ②同步二进制减法计数器-------P284
   a.单时钟方式：加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减
   b.双时钟方式：74LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲。

2. 异步计数器
   在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“异步计数器”。
   

三、任意进制计数器的构成方法
用已有的N进制芯片，组成M进制计数器，是常用的方法。

1. N > M
   原理：计数循环过程中设法跳过N－M个状态。
   具体方法：置零法 置数法
   置零法基本思想：计数器从全0状态S0开始计数，计满M个状态后产生清零信号，使计数器恢复到初态S0，然后再重复上述过程
   置数法基本思想： 由于置数操作可以在任意状态下进行，因此计数器不一定从全0状态S0开始计数。它可以通过预置功能使计数器从某个预置状态 Si 开始计数，计满M个状态后译码产生置数信号，使计数器又进入预置状态Si，然后再重复上述过程。这种方法适用于有预置功能的计数器。
2. M>N的情况
   如果要求实现的进制M超过单片计数器的计数范围时，必须将多片计数器级联，才能实现M进制计数器。
   ① 将
   M分解为M=M1×M2×…Mn，用n片计数器分别组成值为M1、M2、…、Mn的计数器，然后再将它们串行进位或并行进位后组成M进制计数器。
   ② 先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体置零或整体置数的方法实现M进制计数器。
   
   

四、移位寄存器型计数器


设计方法：取二进制自然码顺序得到状态转换图，对每一位二进制归为Q，填次态卡诺图，即求出Q* = F(Q)，再根据触发器方程，将触发器输出与Q链接。最后检查自启动

6.5 时序逻辑电路中的竞争-冒险现象
一、竞争-冒险现象的成因
因为时序逻辑电路通常都包含组合逻辑电路和存储电路两个部分，所以它的竞争-冒险现象也包含两个方面。
一方面是其中的组合逻辑电路部分可能发生的竞争-冒险现象。
另一方面是存储电路（或者说是触发器）工作过程中发生的竞争-冒险现象。
为了保证触发器可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求。然而当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器时，便产生了竞争。
（# @一次变化）

一般认为存储电路的竞争-冒险现象仅发生在异步时序电路中。

在有些规模较大的同步时序电路中，由于每个门的带负载能力有限，所以经常是先用一个时钟信号同时驱动几个门电路，然后再由这几个门电路分别去驱动若干个触发器。
由于每个门的传输时间不同，严格地讲系统已不是真正的同步时序电路了，故仍有可能发生存储器电路的竞争-冒险现象。

第七章 半导体存储器

1.定义: 存储器（memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。

2.存储器与寄存器的区别
寄存器内部由触发器构成，存储容量小。例如1K需要1024个触发器。
存储器存储容量大，例如目前动态存储器的容量可达10^9位/片，其部结构与寄存器完全不同

3.半导体存储器是一种能存储大量二值信息的半导体器件。
按存储介质分: {
半导体存储器：用半导体器件组成的存储器。
磁表面存储器：用磁性材料做成的存储器。
}

4.对存储器要求 ：容量大，速度快，成本低
三者之间是矛盾的，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。

5.存储器的分类
按存储方式分:
随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关
顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关

按存储介质分:
半导体存储器：用半导体器件组成的存储器。
磁表面存储器：用磁性材料做成的存储器。

按信息的可保存性分:
非永久记忆的存储器：断电后信息即消失的存储器。
永久记忆性存储器：断电后仍能保存信息的存储器。

按在计算机系统中的作用分:
根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。

按制造工艺分:
双极型
MOS型 功耗低，集成度高

7-2 只读存储器
只读存储器所存储的内容一般是固定不变的，正常工作时只能读数，不能写入，并且在断电后不丢失其中存储的内容，故称为只读存储器。
Read Only Memory, ROM

7.2.1 掩模只读存储器
在采用掩模工艺制作ROM时，其中存储的数据是由制作过程中使用的掩模板决定的，此模板是厂家按照用户的要求专门设计的，因此出厂时数据已经“固化”在里面了。

7.2.1. 2.二极管ROM电路
地址译码器由二极管与门构成，存储矩阵是由二极管或门构成，输出是由三态门组成的。



制作工艺：掩膜，光刻
特点：由厂家写入数据，不可更改；掉电不丢失数据。
存储器容量：所存储的二进制数的位数。即字数×位数。

MOS管存储器
地址译码器，存储矩阵，输出缓冲器均用N沟道MOS管构成

7.2.2可编程只读存储器（PROM）
P－ Programmable
原理： 在字线和位线上接有带熔断丝的三极管。熔断丝不熔断，相当于有二极管；熔断丝熔断，相当于无二极管。
出厂的PROM熔断丝均未熔断，由用户根据需要将熔断丝熔断。
PROM特点：由用户一次性写入数据，不能修改，只能读出。

熔丝、反熔丝
反熔丝编程技术也称熔通编程技术，这类器件是用反熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的反熔丝开关元件两端加上编程电压，反熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。

7.2.3 可擦除的可编程只读存储器（EPROM）Erasable
一、EPROM
(UV–Ultraviolet EPROM 紫外线擦除的可编程只读存储
1.浮栅MOS管（以P沟道管为例）
①信息存储原理
若浮栅上有电子，则衬底表面可感应出空穴，形成导电沟道，可导通，状态1
若浮栅上无电子，则衬底表面无空穴，不能形成导电沟道，不可导通，状态0
②怎样在浮栅上注入电子(写入信息)
雪崩注入：在DS间加负高压(-45V)，使漏极与衬底之间的PN结产生雪崩击穿，产生大量的自由电子，在强电场的作用下，穿过SiO2，到达浮栅上。将负高压撤掉后，电子没有放电通道，只能待在浮栅上，可保存十年左右。
③怎样去掉浮栅上的电子(擦除信息)
加紫外线照射，浮栅上的电子获得能量，返回PN结。为方便照射，芯片的封装外壳装有透明的石英盖板，平时应封上以免日光照射使信息丢失。

2.叠栅MOS管（以N沟道管为例）
克服了浮栅管无栅极的缺点，工作时不需加配合管。
。。。

二、EEPROM（电可擦除可编程只读存储器） ElectricallyErasable
用浮栅隧道氧化层MOS管(Flotox管)作存储单元。
特点：不用紫外线擦除，用电信号擦除。
三、快闪存储器
FLASH 存储器又称闪存，它结合了ROM和RAM的长处，不仅具备电子可擦除可编程(EEPROM)的性能，还不会断电丢失数据同时可以快速读取数据(NVRAM 的优势)， U盘和MP3里用的就是这种存储器。

7.3 随机存储器RAM
特点：可随机读写，掉电丢失数据
7.3.1 静态RAM （Static RAM / SRAM）
存储矩阵中的存储单元按行列结构排列；由行地址译码器和列地址译码器分别选中行线和列线，则可选中一组存储单元；
1.NMOS型静态存储单元
2. CMOS型、双极性静态存储单元
CMOS型特点：功耗低，可由备用电池供电保存数据，缺点是制造工艺复杂。
双极型特点：速度快，但功耗大。

7.3.2 动态随机存储器(DRAM) （Dynamic RAM ）
DDR RAM（Double-Date-Rate RAM）
静态RAM的缺点：管子多，功耗大，集成度低；优点：速度快，使用方便（不用刷新）
动态RAM利用MOS管栅极电容的电荷存储效应存储信息，需要定期给电容补充电荷，即刷新。

DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。而DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在与SDRAM相同的总线频率下达到更高的数据传输。

7.4 存储器容量的扩展
存储容量的含义：能存储多少位二进制数。
存储器容量的表示方法：容量=字数×位数/字
设地址线为n条，数据线为m条，则字数=2^n，位数/字=m。存储容量=2 ^ n × m。


先进行位扩展，再进行字扩展

7.5 用存储器实现组合逻辑
略

第七章总结

主要内容：

1. 各种半导体存储器的原理和特点
2. 存储器的扩展
3. 用存储器设计组合逻辑电路

重点掌握

1. 掌握各种存储器的特点
2. 掌握存储器的扩展方法
3. 掌握用ROM实现组合逻辑电路的方法

第十章 脉冲波形的产生和整形

脉冲波形—时序电路中的CLK
获取：
直接产生 —利用多谐振荡器产生脉冲波形。
间接产生 —利用施密特触发器、单稳态触发器整形、变换得到

脉冲的整形：施密特触发器、单稳态触发器
脉冲的产生：多谐振荡器

10.2 施密特触发器(Schmitt Trigger)








回顾特点：
输入信号从低电平上升的过程中电路状态转换时对应的输入电平VT+，与输入信号从高电平下降的过程中对应的输入转换电平VT-不同；
在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡

10.2.3 施密特触发器的应用
一、用于波形变换，将周期非脉冲波转换为同周期矩形脉冲
二、用于脉冲整形，整形畸变波形
三、用于脉冲鉴幅

10.3 单稳态触发器
(Monostable Multivibrator或One-shot)

特点：
①有稳态和暂稳态两种不同的工作状态；
②在外界触发脉冲作用下，能从稳态转到暂稳态，在暂稳态维持一段时间以后，自动返回到稳态；
③暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。

应用：
脉冲整形—得到脉冲波形
脉冲定时—产生固定时间宽度的脉冲信号
脉冲延时—产生宽度大于触发脉冲的输出脉冲等

10.3.1 用门电路组成的单稳态触发器
一、微分型单稳态触发器







6、特点：
①窄脉冲触发—抗干扰能力差
②VI的脉宽要小于tW；若大于tW ，电路仍能工作，但输出脉冲的下降沿较差，因为没有正反馈。

（# 以下描述摘自百度百科：
单稳态触发器只有一个稳定状态，一个暂稳态。在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂稳态。由于电路中RC延时环节的作用，该暂态维持一段时间又回到原来的稳态，暂稳态维持的时间取决于RC的参数值。
利用单稳态触发器的特性可以实现脉冲整形，脉冲定时等功能。
1.脉冲整形
利用单稳态触发器能产生一定宽度的脉冲这一特性，可以将过窄或过宽的输入脉冲整形成固定宽度的脉冲输出。
图6-9所示的不规则输入波形，经单稳态触发器处理后，便可得到固定宽度、固定幅度，且上升、下降沿陡峭的规整矩形波输出。
图6-9
图6-9
2.脉冲定时：
若将单稳态触发器的输出Vo接至与门的一个输入脚，与门的另一个输入脚输入高频脉冲序列Vf。单稳态触发器在输入负向窄脉冲到来时开始翻转，与门开启，允许高频脉冲序列通过与门从其输出端VAND输出。经过tpo定时时间后，单稳态触发器恢复稳态，与门关闭，禁止高频脉冲序列输出。由此实现了高频脉冲序列的定时选通功能。
）

二、积分型单稳态触发器

5、特点
①抗干扰能力较强—由于t TR宽
②输出波形边沿较差—由于没有正反馈
③ tTR >t W

10.4 多谐振荡器 （Astable Multivibrator）
自激振荡器：在接通电源之后，不需要外加触发信号，便能自动产生矩形脉冲；
多谐振荡器：矩形波中含有丰富的高次谐波分量。

10.4.1 对称式多谐振荡器 （正反馈）

10.4.2 非对称式多谐振荡器
。。。

10.4.3 环形振荡器 （负反馈）

10.4.4 用施密特触发器构成的多谐振荡器
RC积分电路—使施密特触发器工作在滞回区

10.4.5 石英晶体多谐振荡器
问题：
前面所讲的振荡器的频率稳定性不高
原因：T＝f（R、C、VTH）
① VTH稳定性不高—受VDD和温度变化影响
② 工作方式易受干扰—使状态转换提前或滞后
③ 临近转换时充放电较缓慢—T易受干扰
解决方案：
石英晶体多谐振荡器—在振荡器中加入石英晶体

当石英晶体接在振荡器上时，工作频率取决于f0，而与RC无关。

10.5 555定时器及其应用
555定时器特点：
数－模混合集成电路
构成施密特触发器、单稳态触发器和多谐振荡器
型号多：双极型最后三位：555（556）；CMOS产品型号：7555 （7556）
有较大的负载电流




(# 多谐振荡器似乎漏说了VOD和VCC间的R1电阻 ？)

第十一章 数-模与模-数转换

1、什么是数-模和模-数转换
数/模转换—将数字信号转换为模拟信号，简称D/A转换（Digital to Analog）。
模/数转换—将模拟信号转换为数字信号，简称A/D转换（ Analog to Digital ） 。
DAC（Converter）—实现D/A转换的电路。
ADC—实现A/D转换的电路。

11.2 D/A 转换器

11.2.1 权电阻网络DAC
3、特点：
（1）优点：易于理解、电路简单、使用电阻少
（2）缺点：① 各电阻的阻值相差较大 ② 要求各电阻的阻值严格相差两倍

11.2.2 倒T形电阻网络DAC
3、特点：① 只有两种电阻R和2R ② 支路上始终有电流，转换速度高

5、权电阻和倒T形电阻网络DAC共同的缺点：
缺点：模拟开关存在导通电阻和导
通压降，降低了D/A转换的精度
方案：权电流型DAC（权电流源）

11.2.6 具有双极性输出的DAC
1、问题：二进制算术运算中带有补码，此时D/A转换的结果要求输出正、负数。
① 在运放输入端加一个偏移电流
② 输入端高位接反相器

11.2.7 DAC的转换精度和转换速度
一、转换精度
1、分辨率＝U LSB/ U MSB（理论精度）
2、转换误差－综合性能指标（实际精度）
二、转换速度—建立时间tset

11.3 A/D 转换器

3、量化和编码
量化—在A/D转换时，将取样电压表示为规定数量单位的整数倍；
量化单位—最小的数量单位，用Δ表示
编码—将量化的结果用代码（二进制或其它进制）表示出来。

11.3.2 取样—保持电路
1、保持（Hold）功能：
由于将一个采样值转换成数字量输出需要时间,所以要将采到的值保持一定的时间,以便能完成转换。
一般保持到下一个采样脉冲到来。

11.3.3 并联比较型A/D 转换器
优点：速度快 缺点：成本高

11.3.4 反馈型比较型A/D 转换器
• 思路：类似于天平称重
• 类型：计数型和逐次比较型*
• 性能: 速度中等，抗干扰能力差

11.3.5 双积分型A/D 转换器

1.3.7 A/D转换器的转换精度与转换速度
一、转换精度 1、分辨率 2、转换误差－综合性能指标
二、转换速度

二、转换速度

1.并联型: 快(ns) 转换速度与位数无关;
2. 逐次比较型: 中速(μs) 位数越多速度越慢;
3. 双积分型: 慢 (ms) 但精度高,抗干扰能力强。

考点精讲

第1讲 数制与码制

第2讲 基本逻辑运算与常用复合逻辑（1）

该讲直接作为考研题的不多

第3讲 基本逻辑运算与常用复合逻辑（2）

异或电路的特殊功能
奇偶检测电路：奇数个1相异结果为1，偶数个1相异结果为0

集成电路分为双极性型即TTL电路和单极性MOS电路。一般以TTL电路为主讲述有关问题。



（# OC门和OD门是相对于两个器件而言的，OC门是对三极管而言，OD门是对场效应管而言。）

第4讲 逻辑代数与逻辑函数化简（1）

。。。

第5讲 逻辑代数与逻辑函数化简（2）

。。。

第6讲 组合逻辑函数分析

组合逻辑电路工作特点：
在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。
结构特征：
１．输出、输入之间没有反馈延迟通路，
２．不含记忆单元

第7讲 组合逻辑电路设计

。。。

第8讲 编码器与译码器

一、译码器 ／数据分配器
１）译码器的概念与分类
译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号．（即电路的某种状态）
译码器：具有译码功能的逻辑电路称为译码器。

用译码器实现数据分配器：数据分配器时将单个输入信号，分配到多个输出端。输入的数据接译码器使能端。
译码器除变量译码外，还有一种广泛应用的是数码显示译码电路

第9讲 数据选择器

数字系统中存在两种传输方式
１）并行传输方式：同一时刻可传送多路信息。故速度快，但所需设备量大。以四路为例，它需要四套发送设备，四条线四套接收设备。如图所示
２）串行传输方式：每一时刻只能传送一路信息。故速度慢，但所需设备量小。以四路为例，它需要一套发送设备，一条线一套接收设备。如图所示

第10讲 运算器与数据比较器

。。。

第11讲 竞争与冒险

(#
竞争：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后，这种现象称为竞争。

冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。

竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。
)

根据出现的尖脉冲的极性，冒险又可分为偏“１”冒险和“０”冒险。
１）偏“１”冒险（输出负脉冲）
２）偏“０”冒险（数出正脉冲）

冒险现象的消除
１）修改逻辑设计（增加多余项）
２）增加选通电路
３）利用滤波电路

第12讲 触发器

锁存器与触发器共同点：
具有 ０和 １两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。
不同点：
锁存器———对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。
触发器———对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。

第13讲 时序电路分析

。。。

第14讲 时序电路的设计

状态简化就是将等价的状态进行合并，用最少的状态，完成所需完成的逻辑功能。如果两个状态在相同的输入条件下，有相同的输出和相同的状态，则该两个状态等价的，可以合并成为一个状态。如果仅输出相同，次态不相同，则要看这两个次态是否等价，如次态等价，则这两个状态也等价，如次态不等价则这两个状态也就不等价。

第15讲 计数器（1）

计数器按进位模数分类
所谓进位模数，就是计数器所经历的独立状态总数，即进位制的数。
①模２计数器：进位模数为2^3的计数器均称为模 ２计数器，其中 ｎ为触发器级数。如８＝2^3，可称为八进制计数器，而常称为三位二进制计数器。
②非模２计数器：进位模数非2^n。最常用的是十进制计数器。

第16讲 计数器（2）

。。。

第17讲 寄存器与移位寄存器

寄存器是用来暂存二进制代码的逻辑部件。可分为锁存器、寄存器和移位寄存器三类。寄存器和锁存器其功能完全一致（只是使用场合和触发器的类型不同）实现对数据的清除、接收、保存和输出等功能；移位寄存器除了上述功能外还具有数据移位的功能。

１）环型计数器
特征
①进位模等与所用移位寄存器所含触发器的级数；
②电路结构是首尾相连。及移位寄存器的输出与其输入端相连

１）扭环型计数器
特征
①进位模等与所用移位寄存器所含触发器级数二倍；
②电路结构是首取反尾相连。及移位寄存器的输出取反与其输入端相连

第18讲 序列信号产生电路

其设计按以下步骤进行：
（１）根据给定序列信号的循环长度 Ｍ，确定移存器位数 ｎ，２^(ｎ－１） ＜Ｍ≤２^ｎ。
（２）确定移位寄存器的 Ｍ个独立状态。
将给定的序列码按照移位规律每 ｎ位一组，划分为 Ｍ个状态。若 Ｍ个状态中出现重复现象，则应增加移存器位数。用 ｎ＋１位再重复上述过程，直到划分为 Ｍ个独立状态为止。
（３）根据 Ｍ个不同状态列出移存器的状态表和反馈函数表，求出反馈函数 Ｆ的表达
（４）检查自启动性能。
（５）画逻辑图。

第19讲 脉冲波形产生与变换电路（１）

第20讲 脉冲波形产生与变换电路（２）

多谐振荡器没有稳定的状态，只有两个暂稳态，在两个暂稳态（第一暂稳态期和第二暂稳态期）来回转换。

第21讲 半导体存储器

（# 这章内容不多）

第22讲 数模转换

。。。

第23讲 模数转换

这种将幅值取整归并的过程及方式称为“量化”
这种用数字代码表示量化幅值的过程称作“编码”
量化误差
转换误差通常是以输出误差的最大值形式给出（这也就是量化误差？）

(#我实在是不想再往下看了。。。)

最后

以上就是娇气百合为你收集整理的数字逻辑电路学习笔记课件考点精讲的全部内容，希望文章能够帮你解决数字逻辑电路学习笔记课件考点精讲所遇到的程序开发问题。

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