clock latency

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我是靠谱客的博主忐忑早晨，最近开发中收集的这篇文章主要介绍clock latency，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

clock latency可分为souce latency和network latency，source latency是这clock 信号来源到芯片的 clock输入端的delay，而network latency是指芯片clokc输入端到 flip-flop clock输入的delay。如下图所示， Network latency为一个预估值，在做clock tree synthesis时Astro会以network latency的值为目标来加入buffer。其设置如下：

set_clock_latency source 1 [get_clocks CLK]

setup：在时钟到来之前，数据保持稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。（Tlogic_min+Tclock_q_min >Tskew+Thold)(Tskew考虑时钟树向前偏斜的情况）

hold：在时钟到来之后，数据保持稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。（Tclock>Tclock_q_max+Tlogic_max+Tseup+Tskew)(Tskew考虑时钟树向后偏斜的情况)

降频一般是可以解决setup violation的，但是如果出现hold violation, 如果负slack的值比较大，一般要修改设计或约束，如果负slack值较小，可以在P&R阶段通过insert buffer 来fix掉

recovery：有些类似于setup检查，是指撤销复位时，rst变到非复位状态的电平必须在clk之前一定的时间到来，可以保证clk在采样时，DFF处于非复位状态

removal：有些类似与hold检查，但又不完全相同，它是指复位时，rst在clk到来之后还需要维持的时间，否则会出现复位不成功

clock skew：clock在不同时序器件clk脚上的时间差异叫做clock skew

clock uncertainty：clock在时序器件clk脚上的不确定性，包括clock jitter和clock skew两部分的总和.

clock transition：clock信号的skew时间。分为上升沿时间和下降沿时间。

clock gating：指门控时钟。由于低功耗的要求，有些模块会停止工作。通过停掉clock减少这些模块的耗电.

clock jitter：clock源是芯片外部管脚引入或是内部PLL产生的。clock的每个周期时间都会有微小的偏差，这种偏差叫做clock jitter.

clock latency：clock源到时序器件的clk脚的延迟叫做clock latency.