概述
杭州电子科技大学计算机学院
实验报告
实验项目：
课程名称：计算机组成原理与系统结构设计
姓名： 学号： 同组姓名： 学号：
实验位置(机号)： 自己的笔记本
实验日期： 指导教师：
实验内容(算法、程序、步骤和方法)实验目的
掌握灵活应用Verilog HDL进行各种描述与建模的技巧和方法。
学习在ISE中设计生成M恶魔人员IP核的方法。
(3)学习存储器的结构及读写原理，掌握存储器的设计方法。
实验仪器
ISE工具软件
步骤、方法
在实验三~六的基础上，编写CPU模块，实现8条指定的R型指令。
启动ISE工具软件，选择File->New Project,输入工程名shiyan8，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程
新建一个工程，将实验三实现的ALU模块，实验四实现的寄存器模块，实验七实现的指令存储器和取指令模块的*v 文件复制到工程目录下，并添加到工程中。
修改寄存器模块，以使r0内容恒置全零且只读。
复制实验七的指令存储器模块的ipcore_dir目录至新工程，并添加ROM_B.xco文件；再修改ROM_B的初始化关联文件为新工程下的*.coe文件。
(7)同样类似创建shiyan8的CPU模块，完成创建后。编辑程序源代码，引用ALU模块、寄存器堆模块，取指令模块实例。并定义一组信号将各模块有序连接。然后编译。并进行
最后
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