计算机组成实验寄存器堆设计,杭电计组实验4-寄存器堆设计实验

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1、实验报告2018 年 5 月 12 日 成绩： 姓名阳光男学号班级专业计算机科学与技术课程名称计算机组成原理与系统结构试验任课老师张翔老师指导老师张翔老师机位号默认实验序号4实验名称实验四 寄存器堆设计实验时间2018/5/12实验地点1教211实验设备号个人电脑、Nexys3开发板一、实验程序源代码1.寄存器堆模块代码：module Register_file(R_Addr_A,R_Addr_B,W_Addr,Write_Reg,W_Data,Clk,Reset,R_Data_A,R_Data_B);input 4:0R_Addr_A;input 4:0R_Addr_B;input 4:0W。

2、_Addr;input Write_Reg;input 31:0W_Data;input Clk;input Reset;output 31:0R_Data_A;output 31:0R_Data_B;reg 31:0REG_Files0:31;reg 5:0i;initial/仿真过程中的初始化beginfor(i=0;i=31;i=i+1)REG_Filesi=0;endassign R_Data_A=REG_FilesR_Addr_A;assign R_Data_B=REG_FilesR_Addr_B;always(posedge Clk or posedge Reset)beginif。

3、(Reset)for(i=0;i=31;i=i+1)REG_Filesi=0;else if(Write_Reg&W_Addr!=0)REG_FilesW_Addr=W_Data;endendmodule2.顶层电路模块代码：module Top_Register_file(Addr,Write_Reg,C1,C2,Clk