我是靠谱客的博主 闪闪草莓，最近开发中收集的这篇文章主要介绍【Verilog基础】锁存器（Latch）知识点总结一、Latch 是什么二、Latch 的危害，觉得挺不错的，现在分享给大家，希望可以做个参考。
概述
文章目录
- 一、Latch 是什么
- 二、Latch 的危害
- 三、几种产生 Latch 的情况
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- 情况一： 组合逻辑中 if 语句没有 else
- 情况二： 组合逻辑中 case 的条件不能够完全列举且不写 default
- 情况三： 组合逻辑中输出变量赋值给自己（一）
- 情况三： 组合逻辑中输出变量赋值给自己（二）
- 四、总结
一、Latch 是什么
Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。
二、Latch 的危害
之所以在这里讲关于 Latch 的问
最后
以上就是闪闪草莓为你收集整理的【Verilog基础】锁存器（Latch）知识点总结一、Latch 是什么二、Latch 的危害的全部内容，希望文章能够帮你解决【Verilog基础】锁存器（Latch）知识点总结一、Latch 是什么二、Latch 的危害所遇到的程序开发问题。
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