pipeline stages设置为1，两路信号输入后，需要等到下一个时钟上升沿的时候才能输出数据。仿真图如下所示：
pipeline stages设置为2，两路信号输入后，需要等2个时钟周期上升沿的时候才能输出数据。仿真图如下所示：
pipeline stages设置为3，两路信号输入后，需要等3个时钟周期上升沿的时候才能输出数据。仿真图如下所示：
从上面仿真结果可以看到，pipeline stage用于设置延时时钟周期。
最后
以上就是糟糕大侠最近收集整理的关于multiple ip核中的pipeline stages参数的使用的全部内容，更多相关multiple内容请搜索靠谱客的其他文章。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
发表评论 取消回复