verilog设计一个补码加减法运算器_Verilog葵花宝典

你上当了

欲练神功

自己用功

自己用功

未必成功

为啥？

懒

迷茫

瞎折腾

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这个

一本正经

胡说八道

的小编

少说

多练

坚持

无他

唯手熟尔

重要结论

Verilog

没有

葵花宝典

学习无止境

扯淡有底线

这

是

底

线

『重要声明』

1. Verilog葵花宝典是不存在的。

2. 学习Verilog主要在于实践。

『打卡方式』

1. 使用提交作业功能，完成当天题目。

『淘汰规则』

1. 连续3天不打卡/或者累计5天不打卡的，会被淘汰。

2. 淘汰后需要重新加入的，需要付费。付费以微信群内红包方式，金额不少于50元而且个数不少于10个。

『打卡内容』

【第1天：自我介绍】

• 代号：

• 城市：

• Verilog经验值：

• 个人兴趣爱好：

• 随便你想说的：

【第2天：学习环境准备】

1. 你的仿真、综合环境选择好了吗？

2. 你的github账号注册了吗？或者你打算采用什么样的版本管理工具保存你的代码？

3. 选择一本数字电路教程，一本verilog语法书。实体书，电子版都可以。

【第3天：进制与编码】

1. bit, byte, word, dword, qword的区别

2. 什么是原码，反码，补码，符号-数值码。以8bit为例，给出各自表示的数值范围。

3. 十进制转换为二进制编码：

127， (-127)，127.375，(-127.375)

设计BCD译码器，输入0~9。采用verilog描述并画出门级电路图。

异步FIFO深度为17，如何设计地址格雷码？

【第4天：门电路】

1. 画一下电路图：CMOS反相器、与非门、或非门、三态输出门、漏极开路门。

2. 解释一下Vih，Vil，Vol，Voh，Vt，Iddq

3. CMOS反相器的速度与哪些因素有关？什么是转换时间(transition time)和传播延迟(propagation delay)？

4. CMOS反相器的功耗主要包括哪几部分？分别与哪些因素相关？

5. 什么是latch-up(闩锁效应)？

6. 相同面积的cmos与非门和或非门哪个更快？

【第5天：标准单元库】

1. 了解目录结构：与前端相关的比如文档(doc)，仿真模型(verilog/vhdl)，标准单元库(synopsys/symbols)

2. 阅读文档transition time, propagation delay等参数的定义

3. 阅读文档Power Dissipation/Calculation的描述

4. 阅读文档Delay calculation的描述

5. 提供了哪些类型的cell？

6. Verilog文件中包含了哪些信息？

【第6天：组合逻辑】

1. 什么是竞争和冒险？

2. 设计一个2-4译码器。

3. 输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个？

4. 如果一个标准单元库只有三个cell：

2输入mux(o = s ？a ：b;)，

TIEH(输出常数1)，

TIEL(输出常数0)，

如何实现以下功能？

• 4.1 反相器inv

• 4.2 缓冲器buffer

• 4.3 两输入与门and2

• 4.4 两输入或门or2

• 4.5 四输入的mux  mux4

• 4.6 一位全加器 fa

【第7天：时序电路】

1. dff和latch有什么区别。

2. 什么是同步电路和异步电路。

3. 什么是setup time和 hold time。

4. 设计一个101序列检测器。画出状态转移图，写verilog，并仿真测试。

【未完待续】

敬请关注