verilog中include的用法
Verilog 的`include和C语言的include用法是一样一样的，要说区别可能就在于那个点吧。include一般就是包含一个文件，对于Verilog这个文件里的内容无非是一些参数定义，所以这里再提几个关键字：`ifdef `define `endif（他们都带个点，呵呵）。他们联合起来使用，确实能让你的程序多样化，就拿彬哥VGA程序说事吧。首先，你可以新...
