![【Verilog向SystemVerilog过渡遇到的问题】~ 信号变量类型的转变、 == 和 ===的区别、array[$]、奇偶校验位、repeat、数据选择语句、1. 信号变量类型的转变（reg、wire ===> logic）2. 关于 == 和 === ， != 和 !== 的区别3. 关于 array[$] 表示的意思？4. 按位取反~ 和 逻辑取反！5. 奇偶校验位6. repeat7. 数据选择语句var[a +: b]或var[a -: b]8. SV和verilog的区别8.](/uploads/reation/bcimg5.png)
【Verilog向SystemVerilog过渡遇到的问题】~ 信号变量类型的转变、 == 和 ===的区别、array[$]、奇偶校验位、repeat、数据选择语句、1. 信号变量类型的转变（reg、wire ===> logic）2. 关于 == 和 === ， != 和 !== 的区别3. 关于 array[$] 表示的意思？4. 按位取反~ 和 逻辑取反！5. 奇偶校验位6. repeat7. 数据选择语句var[a +: b]或var[a -: b]8. SV和verilog的区别8.
很多刚开始学习SV的朋友不理解 为什么 Verilog 中的reg和wire直接可以改成logic运行
