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2年10月21天

手写LinKedList双向链表终于搞清了什么是链表结构

之前对Collection这块底层实现和异同点一直模糊不清，最近手动写了个链表结构实现LinKedList ，发现很多知识还是要不断去实践，专研，才能不断提升。LinKedList 实现 List接口。链表结构图 a1,a2..都代表每个Node节点。1：新建一个自定义的节点package com.kiven.linKedList;public class Node&lt;E&gt; {...

LinKedList 2024-01-07 40 点赞 0 评论 60 浏览

2019 杭电多校第三场 HDU - 6613 Squrirrel 树形dp 某边为0时的重心

题目链接：https://cn.vjudge.net/problem/HDU-6613题意：一棵树，可以使一条边权值变为0，求树的重心以及最远距离题解：这应该是写的最长的树形dp了，可能写的有点麻烦了。dp[i][j] 表示i 这个节点的子树中第 j 长的距离，id[i][j] 记录这个儿子的编号，va[i][j] 记录和儿子连接的这条边的权值an[i][j] 表示 i 这个节点的...

Other 2024-01-03 42 点赞 0 评论 63 浏览

RTL概念与常用RTL建模RTL和综合的概念RTL级的基本要素和设计步骤常用RTL级建模CPU读/写PLD寄存器接口设计实例

RTL和综合的概念RTL（Register Transfer Level，寄存器传输级）指：不关注寄存器和组合逻辑的细节（如使用了多少逻辑门，逻辑门之间的连接拓扑结构等），通过描述寄存器到寄存器之间的逻辑功能描述电路的HDL层次。RTL级是比门级更高的抽象层次，使用RTL级语言描述硬件电路一般比门级描述简单高效得多。RTL级语言的最重要的特性是：RTL级描述是可综合的描述层次。综合（Synthesize）是指将HDL语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接（网表），

Verilog学习笔记 2023-05-30 47 点赞 0 评论 71 浏览