机灵裙子

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2年10月17天

vrrp协议_VRRP详细解说

VRRP诞生的背景介绍 当网关路由器RouterA出现故障时,本网段内以该设备为网关的主机都不能与Internet进行通信 多网关可能会出现一些问题:网关间IP地址冲突;主机会频繁切换网络出口VRRP的工作原理 VRRP能够在不改变组网的情况下,将多台路由器虚拟成一个虚拟路由器,通过配置虚拟路由器的IP地址为默认网关,实现网关的备份 协议版本:VRRPv2(常用)和VRRPv3 VRRPv...

使用java在后台将数据导出为excel文件

本文主要讲的是怎么使用java将数据导出为excl文件。例如:我从前台查询到的数据,要把数据进行导出为excl格式的文件。需要将前台的查询条件(数据)传递到后台,后台拿到数据,写sql,从数据库中进行查询;得到数据(跟前台查询到的数据一致,这里我演示的查询出来的数据为一个list对象集合),再生成excl文件(数据在文件里面,文件名称,位置,内容,都可更改)。

linux中的wall clock time

在一些系统调用中需要指定时间是用CLOCK_MONOTONIC还是CLOCK_REALTIME,以前总是搞不太清楚它们之间的差别,现在终于有所理解了。CLOCK_MONOTONIC是monotonic time,而CLOCK_REALTIME是wall time。monotonic time字面意思是单调时间,实际上它指的是系统启动以后流逝的时间,这是由变量jiffies来记录的。

Verilog always和assign知识点always--------------过程赋值语句assign----------------连续赋值语句以下为对比图

目录always--------------过程赋值语句1.输出类型reg2.时序和组合3.always @(*)(1)避免latch的方法4.always @(posedge clk)5.非阻塞赋值assign----------------连续赋值语句1.输出类型wire2.阻塞赋值以下为对比图always--------------过程赋值语句1.输出类型reg(1)always内部输出一般使用reg类型(2)reg在组合电路中和wire其实类似,在时序电路中为触发器样式2.时序和组合/