[转载](转帖)如何使用integer型別? (IC Design) (Verilog)
Abstract在C/C++或任何程式語言,integer是最常用的型別之一,但在Verilog大部分用的都是wire和reg,很少用到integer,該如何正確地使用integer呢?Introduction首先,integer和reg與wire最大的差別是,integer本身是個32位元的有號數,含正負。實務上,若在RTL中,integer建議只出現於for ...