FPGA中亚稳态的理解（Understanding Metastability in FPGAs）写在前面概述什么是亚稳态？亚稳态何时会导致设计失败？同步寄存器计算亚稳态 MTBF参数化稳态常数 提高亚稳态 MTBF结论
亚稳态是一种现象----当信号在不相关或异步时钟域中的电路之间传输时，可能导致包括 FPGA 在内的数字设备发生系统故障。本文描述了 FPGA 中的亚稳态，解释了这种现象发生的原因，并讨论了它是如何导致设计失败的。
