数电和Verilog-时序逻辑实例一：触发器
A.14 时序逻辑实例一：触发器设计模块D触发器//文件路径：a.14/src/dff.vmodule dff(clk,din,dout); input clk; input din; output reg dout; always@(posedge clk)begin dout <= din; endendmodule带低电平复位的D触发器//文件路径：a.14/src/dff_rst.vmodule dff_rst(clk,rst_n,din,do
