FPGA试题练习--------任意整数分频器设计
一．设计目标对输入时钟信号进行1~16分频。二．设计思路从分频数来看，整个设计可分为三部分：1分频、奇数分频、偶数分频。①1分频：可直接将输入时钟信号进行输出。②偶数分频：使用一个计数器在上升沿或者下降沿进行计数，计数到N/2时，分频时钟进行跳变。③奇数分频：由于奇数分频会在输入时钟信号的上升沿或者下降沿进行跳变输出，所以采用两个计数分别对上升沿和下降沿进行计数。设计原理如上图所示，将奇数N分成三个部分，前(N-1)/2个Tclk、中间一个Tclk、后(N-1)/2个Tclk。从0时刻开始，
