数字电路EDA综合设计verilog笔记(持续更新）1、常用组合电路模块的设计2、常用时序电路模块的设计3、实用电路设计
1、常用组合电路模块的设计1、基本门电路2、译码器与编码器3、数据选择器4、奇偶校验产生器1、基本门电路（常用3种描述方法）（1）调用门原语（元件例化）——必须明确电路内部逻辑关系；（2）用assign连续赋值语句描述——写出逻辑表达式；（3）用过程赋值语句描述——在always块内写出逻辑表达式；过程赋值有两种：initial和always；initial用于写仿真测试文件；@符后跟的是敏感列表（敏感信号）；敏感信号分两类：电平信号、边沿信号；2、译码器与编码
