记一个Verilog一段式状态机的低级错误
问题是这样的：我想在某个状态state1下根据输入a改变输出b的值，但是在芯片里运行的时候发现只要状态维持在state1下，b的值始终是从上一个状态跳到state1时的值，只有在state1变化的边沿，b的值才会根据输入a更新。原代码如下：always @ (posedge clk) begin if (rst) begin b <= 'd0; ...
