再谈锁存器在Verilog中的故事再谈锁存器在Verilog中的故事
再谈锁存器在Verilog中的故事锁存器锁存器(Latch)是一种对脉冲电平敏感的存储单元电路。它们可以在特定输入脉冲电平作用下改变状态。锁存就是把信号暂存以维持某种电平状态锁存器出现的危害：输出信号被锁死，输入信号的变化不起作用；同时使静态时域分析非常复杂。我们在数字集成电路的设计中要尽可能地避免出现锁存器。出现锁存器的情况：1、敏感列表不完整对于组合电路，在@引导的敏感列表必须包含完整的敏感列表。对于时序电路，@的敏感事件如果不全会变成异步电路，不过异步电路的设计很多综合器不支持（在公司
