笨笨冬瓜

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3年0月21天

VHDL实现四位加法器

1、实验目的:进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言RTL描述方式的编写方法。2、实验环境:PC个人计算机、Windows操作系统、Quartus II集成开发环境软件。3、实验要求:设计一个四位加法器,实体名称为“adder4”,其引脚与功能如下表。端口模式端口名数据类型功能逻辑表达式说明in输入astd_logic_vect...