verilog中区分wire、reg、always、assign
在初学verilog语言时，常常对各种模块中的语句块、变量声明的使用条件不清楚，其中最典型的就是对reg型和wire型数据类型的区分，以及对always语句和assign语句使用条件的理解，在这篇文章中我将分享我的一些学习总结。区分wire与reg，从二者的归属讲起wire是verilog的默认数据类型，即未指定类型的变量都是wire型。wire是net型数据变量，net型数据相当于硬件电路中的各种物理连接（如导线），特点是输出值紧跟输入值变化而变化。reg型是variable型数据变量，var
