凶狠唇彩

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2年10月17天

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在FPGA中使用Verilog实现I2C通信

按照I2C标准的官方时序可以看出时序看起来很简单,不过它严格的按照时序要求来传送数据,马虎不得的,特别是起始和停止的条件,起始必须要时钟线SCL为高电平时数据线SDA拉低;而停止时必须要时钟线SCL为高电平时数据线SDA拉高;中间的数据的每一位传送都是必须要求在时钟线SCL为高定平时完成;Verilog HDL程序采用基于状态机的时序设计实现,I2C速度为100KHz,本人开发