串并转换verilog程序
一个串并转换的简单实现方法，用计数器的最低位作为时钟sclk，数据采用移位寄存器输出。verilog程序如下`timescale 1ns/1nsmodule p2s ( input clk, input rst_n, input load, input [7:0]
鲤鱼山水
