verilog中不同位数的值之间的异或操作
module top_module( input [31:0] a, input [31:0] b, input sub, output [31:0] sum); //内部信号 wire q1; wire [15:0] sum1,sum2; wire [31:0] b1; //先把少数位数的值进行扩展，然后在进行按位进行异或 assign b1 = ((b & (~{32{sub}})) | ((~b) & {
