数字IC设计流程学习笔记

一、规格定制

IC的规格定制包括物理指标、性能指标和功能指标。

物理指标：封装、工艺、芯片面积；

性能指标：功耗、速度；

功能指标：接口、芯片功能。

二、系统设计

系统设计是确定IC的算法模型和系统架构等，并通过一些高级语言、matlab等对算法模型进行仿真、架构评估，划分各个模块的具体功能，最终确定系统设计规格书。

三、RTL Coding

通过VHDL/Verilog对各个模块进行寄存器传输级描述，现在也有通过高层次综合（HLS）来进行设计的。

四、功能验证

完成模块的RTL代码之后，要通过仿真（功能仿真/前仿真）验证模块功能。

仿真工具：Synopsys：VCS；Mentor：Modelsim；Cadence：Verilog-XL，NC-Verilog。

验证语言：C/C++，systemC，system Verilog，UVM；脚本：perl，sheel，tcl等。

五、逻辑综合

将设计的RTL翻译为门级网表(netlist)，一般是基于标准单元库（standard cell，工艺厂商已经将基本逻辑门电路、触发器设计完成并封装成库）的综合，不同库中的门电路参数不一样。存在基本门电路延时，无线延时。

综合工具：Synopsys：Design Compiler(DC)；Cadence：RC。

六、形式验证

由于综合工具基于standard cell将RTL转换为了门级网表，设计的功能和时时序有可能发生变化，所以要在综合之后再做功能仿真。

形式验证是从功能上对综合后的网表进行验证，等价的对比HDL和netlist。

形式验证工具：Synopsys：Formality。

七、静态时序分析（STA）

除了对netlist做功能仿真以外，还要做时序仿真，静态时序分析主要是在时序上对电路进行验证，通过数学方法计算所有路径的建立时间（setup time）和保持时间（hold time）是否违例。

STA工具：Synopsys：Prime Time（PT）。

八、可测性设计（DFT，Design For Test）

通过在电路中插入扫描链（Scan Chain）的方式，为了测试IC在生产制造过程中是否出现问题。

九、布局布线（Place and Route（PR））

自动布局布线，将netlist转换为版图。不仅有门电路延时，也有线延时。

PR工具：Synopsys：IC Compiler(ICC)。

十、DRC、LVS（Design Rule Check，Layout VS SCH）

DRC主要检查版图是否符合工艺厂商的生产制造规则，比如线宽、线间距等。

LVS是对版图和电路图的等价性检查。

DRC、LVS工具：Synopsys：Hercules；Mentor：Calibre。

十一、流片

最终生成GDSII版图文件流片（Tap out）。

最后

以上就是隐形康乃馨为你收集整理的数字IC设计流程学习笔记的全部内容，希望文章能够帮你解决数字IC设计流程学习笔记所遇到的程序开发问题。

如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。