阻塞（=）赋值和非阻塞（<=）赋值
在写组合逻辑电路的代码时，我发现书上例子大都用的"="；而在写时序逻辑电路代码时，我发现书上例子大都用的""。之前就知道在Verilog HDL中阻塞赋值"="和非阻塞赋值"有着很大的不同，但一直没有搞清楚究竟有什么不同，现在来慢慢的琢磨它。 对于我这样的初学者而言，首先要掌握可综合风格的Verilog模块编程的8个原则，并且牢记，才能在综合布局布线的仿真中避免出现竞争冒险现象。
