从异步十六进制加法计数器(统一使用上升沿触发的D触发器)的设计, 看异步时序逻辑电路时钟的选择
在10.28日的博客中讲述了如何设计异步十进制加法计数器, 这里我们再以异步十六进制加法计数器的设计, 加深对异步时序逻辑电路设计思路的理解. 设计方案1: 第一步, 和同步时序逻辑电路的设计套路一样, 列十六进制加法计数器的状态表: 第二步, 将状态表转换为时序图, 并从中找出Q0、Q1、Q2和Q3的变化规律:从时序图中可...
