SystemVerilog - RTL Design新的操作符(New Operators)新的循环声明(New loop statements)标签(Labelling)宽松的赋值规则(Relaxed Assignment Rules)简化端口连接(Port Connection Shorthand)综合习语(Idioms)唯一性和优先级(Unique and Priority)
本章介绍一些SytemVerilog的新特性，它会使RTL设计更简洁高效。新的操作符(New Operators)SystemVerilog增加了一系列的新操作符，大部分借鉴于C语言。它们包括自加(++)和自减(–)，复制预算符(+=, -=, …)。通配比较运算(wild equality)符(===和!==）类似于在casex语句中，不考虑X和Z的值。新的循环声明(New loop st...
