关于利用D触发器实现2/4分频的思路与VERILOG代码
首先要理解的是利用D触发器实现2分频的思路：verilog代码如下：module div_2 ( input clk_in,input rst ,output clk_out);reg clk;always @( posedge clk or negedge rst )beginif( !rst )clk<= 1'h0;else clk<=~clk;endassign clk_out ...
