Verilog 多路选择器（MUX），锁存器（Latch）推荐写法
Veriog中二选一MUX推荐写法：always @(a, b, sel) if (sel == 1'b1) z = a; else z = b; MUX为组合逻辑，用always来描述的时候，敏感变量列表中要包含在块中出现的所有变量，如上面代码中的 “ a，b，sel ”，如果不包含 sel ，则代表了一个抽象意义上的锁存器，它锁存的是选择...
