动态延迟模块的verilog编写 在FPGA项目中遇到一个问题，大体是要实现不同数据的动态延迟，而且要实现流水作业。如下为示意图：为此思考了方案一-------------------------------------------------------------------------------------------------------------------------------- FPGA 2023-03-11 167 点赞 2 评论 253 浏览
