vivado和modelsim联合仿真,提示giving up waiting on lock,error:verilog compiler exiting解决方法 假设你的工程名为pro1,找到“pro1/pro1.sim/sim_1/behav/modelsim/modelsim_lib/msim/xil_defaultlib/_local",删除_local,重新仿真即可 fpga开发 2024-01-25 143 点赞 2 评论 216 浏览